vhdl语言和汇编区别？

一、vhdl语言和汇编区别？

VHDL（VHSIC Hardware Description Language）是指硬件描述语言。

VHDL 用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。

汇编语言是一种用于电子计算机、微处理器、微控制器或其他可编程器件的低级语言，亦称为符号语言。

在汇编语言中，用助记符代替机器指令的操作码，用地址符号或标号代替指令或操作数的地址。在不同的设备中，汇编语言对应着不同的机器语言指令集，通过汇编过程转换成机器指令。

二、vhdl语言如何定义常量

常量Constant常量是对某一常量名赋予一个固定的值，而且只能赋值一次。通常赋 值在程序开始前进行，该值的数据类型则在说明语句中指明。Constant 常数名：数据类型：＝表达式Constant Vcc：real:=5.0; --定义Vcc的数据类型是实数，赋值为5.0VConstant bus_width：integer := 8; --定义总线宽度为常数8常量所赋的值应和定义的数据类型一致；常量在程序包、实体、构造体或进程的说明性区域内必须加以说明。定义在程序包内的常量可供所含的任何实体、构造体所引用，定义在实体说明内的常量只能在该实体内可见，定义在进程说明性区域中的常量只能在该进程内可见。

三、vhdl与汇编语言的区别？

Vhdl主要是FPGA的编程程序，汇编语言主要写的单片机上

四、vhdl语言中tmp指啥？

应该只是一个变量名，很多程序都习惯把一些临时变量命名为tmp（应为英文temporal的简写），表示是一个临时性的变量。

五、vhdl语言中使用inter怎么声明？

在声明library处 ：use work.test.all,随后将相应实体的vhd文件添加到工程中，即可调用所写实体，进行顶层设计。

六、vhdl语言里可以用减法吗？

可以呀。如果操作数是整型或者实型，就可以直接用“+”、“-”号运算，如果是std_logic_vector类型，则需要先声明IEEE设计库和std_logic_unsigned程序包或者std_logic_signed程序包。

七、语言要素的重点？

语言的三要素：语音、 词汇和语法。传统语言学将其称作 “语言三要素”。 词汇是语言里词和词的等价物的总汇, 是语言的建筑材料；语法是词的构成和变化规则和组词成句规则的总和, 是语言的 “间架”；语音是语言的物质外壳, 是词汇和语法的存在和表现形式。  现代语言学则认为语言是由语音和语义、 词汇和语法四个要素构成。 语言的表达方式是指人们使用语言的形式，人们使用语言的方式主要有两种，人的肢体行为和符号。 人的肢体行为是人们使用语言的主要形式，口述声音、手势及表情就是人的肢体行为体现。口语是人类使用行为进行语言交流的最主要的方式。

八、如何用VHDL语言描述时钟信号Clk的上升？

上升沿：process(i)beginif(i'event and i = '1') thenDO SOMETHING；end if；end process;下降沿：i = '0'

九、VHDL语言中对顺序语句和并行语句的理解

VHDL主要是将语句变成电路，所以一些判断语句都要考虑到延时和用到的门电路。 编码方式讲究简单直白，越复杂的逻辑越容易出错。其实判断语句很少用，常用就是状态机和卡诺表。都是有固定的写法的。

十、FPGA中如何用VHDL语言，或verilog语言读图像(bmp)？

FPGA 中，要读取的数据一定是以二进制存在 RAM 或 ROM中的，所谓FPGA读取数据，读出的都是2进制数，无所谓数据的原来格式，不管是BMP或者JPEG，读出来都是一个一个的2进制数。至于这些二进制编码代表什么意思，和FPGA无关。